DESCRIPTION
Logic Symbol Truth Table ODCXXExx EN A PADM EN A PADM LL L LH H HX Z HDL Syntax Verilog .................... ODCXXExx inst_name (PADM, A, EN); VHDL...................... inst_name: ODCXXExx port map (PADM, A, EN); Pin Loading Pin Name A (eq-load) EN (eq-load) PADM (pF) ODCXXE01 5.6 4.0 4.92 ODCXXE02 7.9 5.3 4.92 ODCXXE04 7.9 5.3 4.93 Load ODCXXE08 2.3 5.5 4.93 ODCXXE12 2.3 5.5 4.93 Power Characteristics Cell Output Drive (mA) ODCXXE01 1 ODCXXE02 2 ODCXXE04 4 ODCXXE08 8 ODCXXE12 12 ODCXXE16 16 ODCXXE24 24 a. See page 2-15 for power equation. Power Characteristicsa Static IDD (TJ = 85°C) (nA) TBD EQLpd (Eq-load) 154.9 TBD 164.2 TBD 174.8 TBD 223.0 TBD 243.9 TBD 268.0 TBD 279.9 ODCXXE16 2.3 5.5 4.93 ODCXXE24 2.3 5.5 4.93 Pad Logic 4-23 Pad Logic 2'&;;([[ $0, +*
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